Intels 10nm-proces: det er mere end blot skalering af chip

I en række præsentationer i går gav Intel mange flere detaljer om sin kommende 10nm-proces til fremstilling af avancerede processorer, afslørede en ny 22nm FinFET-proces designet til lavere effekt og lavere omkostningsenheder, foreslog en ny metrisk til sammenligning af chipnoder og generelt skubbet idé om, at "Moore's Law er i live og godt." Det, der stod mest ud for mig, var tanken om, at selvom processorer fortsat vil blive mere tæt , vanskeligheden og omkostningerne ved de nye procesknudepunkter vil tvinge et komplet nytænkning over, hvordan chips skal designes i fremtiden.

Mark Bohr, Intel Senior Fellow og direktør for procesarkitektur og integration, gav Intels sædvanlige tonehøjde om, hvordan den fører halvlederindustrien inden for processteknologi. Han sagde, at Intel fortsætter med at have en tre-årig føring i forhold til sine konkurrenter, selvom chipstøberier som Samsung og TSMC er midt i udrulningen af ​​det, de kalder 10nm-processer, før Intels 10nm-produkter kommer ud i slutningen af ​​året. Bohr sagde, at Intel introducerede de fleste af branchens vigtigste fremskridt i løbet af de sidste 15 år, inklusive anstrengt silicium, high-k metalport og FinFET-transistorer (som Intel oprindeligt kaldte Tri-Gate, selvom det siden er vendt tilbage til at bruge branchens standardnavn).

Bohr sagde, at nodenumrene, der er brugt af alle fabrikanterne, ikke længere er meningsfulde, og i stedet opfordrede til en ny måling baseret på transistortallet divideret med celleområdet, hvor NAND-celler tæller 60 procent af målingen og Scan Flip-Flop Logikceller, der tæller 40 procent (for at være klar, han henviser ikke til NAND-flashhukommelsesceller, men snarere til NAND- eller "negative-AND" -logikporte). Dette giver dig en måling i transistorer pr. Kvadratmillimeter, og Bohr viste en graf, der afspejler Intels forbedringer i en sådan skala, der spænder fra 3, 3 millioner transistorer / mm ² ved 45 nm til 37, 5 millioner transistorer / mm2 ved 14 nm, og flyttede til over 100 millioner transistorer / mm ² ved 10 nm.

I de sidste par år har Intel brugt gate pitch times logiske cellehøjde som en måling, men Bohr sagde, at dette ikke længere fanger alle de fremskridt, Intel gør. Han sagde, at foranstaltningen forblev en god relativ metode til sammenligning, men gav ikke et hårdt nummer.

Bohr sagde, at selvom tiden mellem noder blev forlænget - Intel ikke længere er i stand til at introducere nye noder hvert andet år - er virksomheden i stand til at opnå bedre end normal områdeskalering, som Intel kalder " hyper skalering . "Han viste et diagram, der demonstrerede, at både 14nm og 10nm Intel var i stand til at gøre logikområdet 37 procent så stort som logikområdet ved den forrige knude.

Bohr bemærkede, at andre dele af en processor - især statisk tilfældig adgangshukommelse og input-output-kredsløb - ikke krymper med samme hastighed som logiske transistorer. Ved at sammensætte det hele, sagde han, at forbedringerne i skalering vil give Intel mulighed for at tage en chip, der ville have krævet 100 mm ² ved 45 nm og foretaget en tilsvarende chip på kun 7, 6 mm ² ved 10 nm, hvis man ikke antager nogen ændring i funktioner. (Selvfølgelig, i den virkelige verden, hver efterfølgende generation af chip tilføjer flere funktioner.)

Stacy Smith, Intels koncerndirektør for fremstilling, drift og salg, sagde, at selvom det tager længere tid mellem knudepunkter, har den yderligere skalering resulteret i de samme år-til-år forbedringer, som de tidligere to år kadens leveret over tid.

Ruth Brain, en Intel Fellow og direktør for samtrafiksteknologi og integration, talte om virksomhedens eksisterende 14nm-teknologi, der begyndte at fremstille i 2014, og sagde, at det var i densitet lig med de 10nm-produkter, som andre begynder at sende i år.

Hun forklarede, hvordan denne proces blev introduceret " hyper skalering , "til dels ved at bruge en mere effektiv multimønster-teknik til at skabe finere funktioner end 80nm-linierne, som de nuværende 193nm-fordybningsscannere kan oprette i et enkelt pass. Intel sagde det ved at bruge en teknologi kaldet" selvjusteret dobbeltmønstring "(SADP), snarere end Litho-Etch-Litho-Etch-metoden, som andre producenter bruger, kan den få mere nøjagtige og konsistente resultater, der fører til bedre udbytter og ydeevne.

Generelt sagde Brain brugen af hyper skalering resulterer i 1, 4 gange flere enheder pr. dollar end traditionel skalering ville tillade, og det resulterer i nogenlunde svarende til de besparelser, som Intel ville have fået, hvis industrien var flyttet fra 300 mm til 450 mm siliciumskiver (en switch, der var bredt diskuteret, men ser ud til at være forladt i øjeblikket).

Kaizad Mistry, en koncerndirektør og meddirektør for udvikling af logikteknologi, forklarede, hvordan hyper skalering teknikker bruges ved 10nm og gav flere detaljer om virksomhedens 10nm-proces, som han beskrev som "en fuld generation foran" over andre 10nm-teknologier. Generelt sagde han, at 10nm-knudepunktet vil levere enten en 25 procents forbedring i ydelse ved den samme effekt eller en næsten 50 procent reduktion i magten ved den samme ydelse sammenlignet med 14nm-knuden.

Mistry beskrev Intels proces som ved hjælp af en gatehøjde på 54nm og en cellehøjde på 272nm samt en fin tonehøjde på 34nm og en minimum metalhældning på 36nm. I det væsentlige sagde han, at dette betyder, at du har finner, der er 25 procent højere og 25 procent mere tæt på hinanden end ved 14nm. Til dels, sagde han, er dette opnået ved at bruge "selvjusteret firemønster, " ved at tage en proces, Intel udviklet til 14nm multimønster, og udvide den endnu mere, hvilket igen muliggør mindre funktioner. (Men jeg vil bemærke, at dette ser ud til at indikere, at gatehøjde ikke skaleres så hurtigt som i tidligere generationer.)

To nye hyper skalering Fremskridt har også hjulpet, sagde han. Den første af disse er "kontakt over aktiv gate, "hvilket betyder, at det sted, hvor en gate krydser en finne at oprette en transistor er nu direkte over toppen i stedet for lige under den. Han sagde, at dette gav yderligere 10 procent arealstørrelse over stigningsskalaen. Den anden teknik, som Mistry sagde var blevet brugt før, men ikke med FinFET-transistorer, kaldes "single dummy gate." I 14nm-generationen, sagde han, har Intels transistorer haft fulde "dummy-porte" i udkanten af ​​hver logikcelle; kl. 10nm sagde Mistry imidlertid, at der kun er en halv dummyport i hver kant. Dette giver yderligere 20 procent effektiv arealskalering, sagde han.

Sammen, sagde Mistry, giver disse teknikker mulighed for en 2, 7x forbedring i transistortæthed og gør det muligt for virksomheden at producere over 100 millioner transistorer pr. Kvadratmillimeter.

Mistry gjorde det også klart, at den ekspanderende tidsperiode mellem procesknudepunkter, som med 14 nm, gjorde det muligt for virksomheden at forbedre hver node lidt hvert år. Mistry beskrevet i generelle termer planer for to yderligere noder til 10nm fremstilling med forbedret ydelse. (Jeg fandt det interessant - og lidt foruroligende - at selv om disse diagrammer viser 10nm-knudepunkterne klart kræver mindre strøm end 14nm-knudepunkterne, antyder de, at de første 10nm-knudepunkter ikke vil tilbyde så meget ydeevne som de seneste 14nm-knudepunkter.)

Han sagde, at 10nm ++ -processen vil levere yderligere 15 procent bedre ydelse ved samme magt eller 30 procent strømreduktion ved samme ydelse sammenlignet med den originale 10nm-proces.

Senere var Murthy Renduchintala, præsident for klienten og IoT-virksomheder og systemarkitekturgruppe, mere eksplicit og sagde, at kerneprodukterne sigter mod en bedre end 15 procent forbedring af ydelsen hvert år på en "årlig produktkadence."

Bohr vendte tilbage for at beskrive en ny proces kaldet 22 FFL, hvilket betyder 22nm behandling ved hjælp af FinFET'er med lav lækage. Han sagde, at denne proces giver mulighed for op til 100x reduktion i strømlækage sammenlignet med konventionel plan teknologi, og ville have højere densitet end nogen anden 22nm-proces sammen med muligheden for højere ydeevne FinFET'er. Det, der er interessant her, er, at et chipdesign kan bruge to forskellige slags transistorer inden for en enkelt chip; højtydende transistorer til ting som applikationsbehandling og lavt lækage-transistorer til altid-på-altid-tilsluttede kredsløb.

Dette kan være designet til at konkurrere med andre 22nm processer, såsom Global Foundries '22nm FDX (silicium-på-isolator) -proces. Ideen ser ud til at være, at ved at gå med 22nm, kan du undgå dobbelt mønstring og ekstra udgifter, som strammere knudepunkter kræver, men alligevel opnår god ydelse.

Renduchintala talte om, hvordan en integreret enhedsproducent (IDM) - et firma, der både designer processorer og producenter dem - Intel har fordelen med en "fusion mellem processteknologi og produktudvikling." Virksomheden er i stand til at vælge mellem flere typer IP og procesteknikker, herunder pluktransistorer, der passer til hver del af dens design, sagde han.

Det, som jeg fandt mest interessant, var hans diskussion af, hvordan processordesign flyttede fra en traditionel monolitisk kerne til et "mix og match" -design. Ideen om heterogene kerner er ikke noget nyt, men ideen om at kunne have forskellige dele af en processor bygget på matricer ved hjælp af forskellige processer, der alle er sammenkoblet, kan være en stor ændring.

Aktivering af dette er den integrerede multi-interconnect bridge (EMIB), som Intel begyndte at sende med sine nylige Stratix 10 FPGAs-teknologier og drøftede brug af fremtidige Xeon-serverprodukter på sin nylige investordag.

Renduchintala beskrev en fremtidig verden, hvor en processor muligvis har CPU- og GPU-kerner produceret på de nyeste og mest tætte processer, med ting som IO-komponenter og kommunikation, der ikke drager så meget fordel af den øgede tæthed på en tidligere proces og andre ting på endnu ældre knuder. Alle disse matriser vil blive tilsluttet ved hjælp af denne EMIB-bro, som tillader hurtigere forbindelser end traditionelle multi-chip-pakker, men er billigere sammenlignet med at bruge en siliciuminterposer.

Hvis alle disse ting sker, kunne hele processoren for nye processorer ændres. Fra at få en ny processor lavet helt på en ny proces hvert par år, er vi måske på vej mod en verden der involverer en meget mere gradvis ændring af processteknologi i kun dele af chippen. Dette åbner også muligheden for at tilføje mange flere ting til selve chippen fra at integrere mere IO komponenter, til forskellige slags hukommelse. I det lange løb kunne dette signalere store ændringer i, hvordan chips - og de systemer, de driver - fungerer.

Michael J. Miller er Chief Information Officer hos Ziff Brothers Investments, et privat investeringsselskab. Miller, der var chefredaktør for PC Magazine fra 1991 til 2005, forfatter denne blog til PCMag.com for at dele sine tanker om pc-relaterede produkter. Ingen investeringsrådgivning tilbydes i denne blog. Alle pligter fraskrives. Miller arbejder separat for et privat investeringsselskab, der til enhver tid kan investere i virksomheder, hvis produkter er omtalt i denne blog, og der afsløres ikke nogen værdipapirtransaktioner.