Video: Intel 14nm Microarchitecture (Oktober 2024)
På Intel Developer Forum i sidste uge afslørede et antal Intel-ingeniører mange flere tekniske detaljer om Core M-processoren, den overordnede Broadwell-mikroarkitektur og 14nm-processen, der ligger til grund for det.
Sr. Hovedingeniør og CPU-chefarkitekt Srinivas Chennupaty forklarede, at selvom Broadwell er "krydset" i Intels "tick / tock" -kadens (hvilket betyder, at det primært er en proces, der er skrumpet til 14 nm), er Broadwell mikroarkitektur blevet udvidet fra Haswell-arkitekturen brugt i de nuværende 22nm produkter. Selvom det meste af præsentationen drejede sig om Core M-versionen med lav effekt, der var rettet mod tablets, 2-i-1s og fanless ultrabooks, bemærkede han, at denne arkitektur skal understøtte en bred vifte af produkter fra tablets op til Xeon-servere.
Generelt sagde han, at hele arkitekturen er designet til bedre dynamisk effekt og termisk styring, med en reduktion i system-on-Chip (SoC) tomgangskraft og et øget dynamisk driftsområde, så det kan arbejde i et større magtområde. Derfor fungerer Core M-versionen, der skalerer ned til en samlet effekt på kun 4, 5 watt, i ventilatorløse systemer.
En del af dette skyldes forbedret strømstyring inden i selve kernen, f.eks. På den måde, den kan justeres til forskellige strømtilstande, så den stadig kan få "turbo boost", når det er nødvendigt uden at overophede processoren og har en forbedret fuldt integreret spænding regulator (FIVR) designet til at variere spændingen på en måde, der overvåger spids efterspørgsel og giver forbedret ydelse ved lavt watt. Det giver også bedre overvågning af hele løsningen, inklusive det separate platformkontrolnav (PCH) eller chipset, så PCH igen kan gasspænde strøm til tilsluttede funktioner, hvilket giver links mulighed for at gå i lavstrømstilstande for ting som SATA-drev, PCI Express og USB. Og det har aktiv hudtemperaturstyring, så chippen selv kan overvåge dens temperatur og justere strømforbruget i overensstemmelse hermed.
Selve mikroarkitekturen kan få mere ydeevne end den forrige Haswell-generation på samme frekvens på grund af funktioner som en større out-of-order-planlægning, forbedret adresseforudsigelse og forbedring i beregning af vektor og flydende punkt.
Alt i alt sagde han, selv om enkelttrådede instruktioner pr. Cyklus kun var lidt op i denne generation, tilføjer alt dette til det punkt, at enkelttrådede ydelser i løbet af de seneste syv år er steget med 50% med samme hastighed.
Andre ændringer inkluderer nye instruktioner til kryptografi og sikkerhed, bedre overvågning og nogle forbedringer af de transaktionshukommelsesudvidelser (kendt som TSX eller Transaktionelle synkroniseringsudvidelser) og virtualiseringskommandoer (VT-x), der var i den foregående generation.
PCH-chipset, der ledsager Core M, er kendt som PCH-LP og produceres faktisk på 22nm-processen. Dette var designet til at bruge ca. 25% mindre strøm, når den er inaktiv, og for at reducere den aktive effekt med ca. 20%. Det inkluderer også forbedringer i lyd- og PCI Express-lagring.
I det store og hele, sagde han, ændringerne muliggør dobbelt reduktion i magten, end du ville forvente af traditionel processkalering sammen med forbedrede enkeltrådsinstruktioner pr. Ur og vektorydelse.
Lignende forbedringer er også blevet anvendt til grafik ifølge sr. Hovedingeniør og grafikarkitekt Aditya Sreenivas. Her igen var målet ydeevne / watt forbedringer såsom bedre dynamisk effekt og lækageegenskaber, optimeret til lavere spænding drift; og mikroarkitekturforbedringer for at reducere dynamisk effekt. Han bemærkede, at dette også er designet til at arbejde på 6 og 10 watt, måske antydende om nye versioner, der kommer.
Selve den faktiske grafikarkitektur ligner den forrige version, men GT2-versionen, der blev brugt i Core M-implementeringen, er steget fra 20 til 24 eksekveringsenheder, organiseret som tre "underkategorier", hver med 8 EU'er. (I en anden samtale gav en Intel-ingeniør, der fokuserede på computerenarkitekturen, eksempler på versioner af grafikken med 12 og 48 EU'er, hvilket antydede fremtidige versioner.)
En vigtig forskel er, at denne version understøtter Direct X 11.2 og er DX12 klar og understøtter Open GL 4.3 og Open CL 2.0. Dette skulle betyde, at næsten alle spil og applikationer skal arbejde med grafikken her, skønt ikke nødvendigvis med den samme hastighed, som du ville se på en diskret grafikchip. Men i alt kunne disse ændringer tegne sig for en forbedring af grafisk ydeevne på 40% i nogle tilfælde sammenlignet med den tidligere Haswell-Y-serie.
En anden stor ændring er understøttelse af den delte virtuelle hukommelse (SVM) under OpenCL, hvor både CPU- og GPU-komponenter kan bruges til beregning. Dette ser ud til at være i det væsentlige det samme koncept som Heterogene System Architecture (HSA), som skubbet af AMD og andre.
Den nye arkitektur har også nogle forbedringer i mediefunktioner, ifølge Intel Fellow og Chief Media Architect Hong Jiang. Han sagde, at chippen tillader, at ting som Intel Quick Sync-video og videoomdannelse er "2x hurtigere" end den forrige version med forbedret kvalitet. Derudover har det nu support til VP8-afkodning såvel som AVC, VC-1, MPEG2 og MVC til video; JPEG og Motion JPEG-afkodning til videokonferencer og digital fotografering; og GPU-accelereret HEVC-afkodning og -kodning i op til 4K 30fps. Ud over at tillade 4K-video, bør disse ændringer give 25% længere Full HD-videoafspilning.
14nm Process Tech
Selvom Intel udleverede en masse information om 14nm-processeteknologien tidligere, gik Mark Bohr, Intel Senior Fellow, Logic Technology Development, gennem den nye proces og delte mere information.
"I det mindste for Intel fortsætter Moores lov, " sagde han og viste et lysbillede, der indikerer, at Intel har gennemsnitligt målt en 0, 7x skalering af transistorer hver generation i årevis, og at det fortsætter med at gøre det. (Bemærk, at hvis den skalerer i begge dimensioner, ville du få en ny transistor, der var ca. 50% på størrelse med den forrige generation, hvilket er, hvad Moore's lov teknisk forudsiger.)
Han talte om, hvordan dette var Intels anden generation i dets "Tri-Gate" -transistorer, efter 22nm introduktionen (Intel bruger udtrykket "Tri-Gate" til at dække transistorer, hvor kanalen hæves over underlaget, som en fin, og kontrollen vikles omkring alle tre sider, en struktur, som de fleste af branchen betegner som "FinFET" -transistorer). Han bemærkede, at afstanden mellem finnerne krympet fra 60 nm til 42 nm i overgangen til den nye proces; Højden på finnerne steg faktisk fra 34 nm til 42 nm. (I diaset ovenfor er "high-k dielectric" i gult; metalportelektroden i blå ved hjælp af high-k / metal-gate-design, som Intel har brugt siden sin 45 nm-knude).
På 14nm-generationen sagde han, at den mindste kritiske dimension var bredden på en Tri-gate-fin, som var omkring 8 nm, mens andre kritiske dimensioner spænder fra 10nm til 42nm (for afstanden mellem midten af en fin tonehøjde til midten af den næste fin tonehøjde). Han bemærkede, at transistorer ofte fremstilles med flere finner, og at reducere antallet af finner pr. Transistor resulterer i forbedret densitet og lavere kapacitans.
I denne generation, sagde han, finkråben faldt med 0, 7 x (fra 60 til 42 nm), porthældningen med 0, 87 x (fra 90 til 70 nm) og sammenkoblingshøjden med 0, 65x (fra 80 til 52 nm), hvilket gav samlet gennemsnit omkring det historiske 0, 7x gennemsnit. En anden måde at se på det, sagde han, var at multiplicere gatehøjde og metalhældning, og der sagde han, at Intel var på 0, 53 for skalering af det logiske område, hvilket han sagde var bedre end normalt. (Til side var jeg også interesseret i, at Bohrs lysbilleder viste Core M-processoren med 1, 9 milliarder transistorer i dens 82 mm2 matrice størrelse, sammenlignet med de 1, 3 milliarder, som det officielle diagram har, Intel PR anerkendte fejlen, og sagde 1, 3 milliarder er den rigtige figur.)
Når man ser på omkostninger pr. Transistor, var Bohr enige om, at omkostningen pr. Produceret siliciumskive stiger på grund af yderligere maskeringstrin - med nogle lag, der nu kræver dobbelt- og endda tredobbeltmønstring. Men han sagde, at da 14nm-knudepunktet opnår bedre end normal områdeskalering, bevarer den de normale omkostninger pr. Transistorreduktion.
Faktisk viste han diagrammer, der indikerer, at Intel forventer, at sådanne reduktioner fortsætter ind i fremtiden. Og han fortsatte med at argumentere for, at ændringerne også resulterer i lavere lækage og højere ydelse og dermed til forbedret ydelse pr. Watt, hvilket han sagde forbedrede med 1, 6 gange pr. Generation.
Han bemærkede, at Intel ved at flytte fra Haswell-Y til Core M ville have haft en matrice, der var 0, 51x størrelsen på den tidligere chip, hvis den havde været funktionsneutral; med de ekstra funktioner, der er designet i, sagde han, Core M opnåede en skaleringsskala på 0, 63x.
Bohr sagde, at 14nm nu er i volumenproduktion i Oregon og Arizona og ville blive startet i Irland tidligt næste år. Han sagde også, at selvom Intel plejede at have to versioner af transistorer - højspændings- og ultra-lav lækage - har det nu et spektrum af funktioner fra høj effekt til meget lavere ende med forskellige transistorer, sammenkoblede stabler osv.
Meget af dette ser ud til at være en del af Intels skub i støberummet, hvor det skaber chips til andre virksomheder. Faktisk introducerede Sunit Rikhi, administrerende direktør for støberi-virksomheden Bohr og holdt senere sin egen tale, der viser alle de muligheder, Intel tilbyder. (Selvom Intel har avanceret teknologi, har det ikke erfaring med at fremstille laveffektchips, som konkurrenter som TSMC og Samsung har. Så det understreger dets førende inden for 14nm-produktion.)
Næste op kommer 10nm, hvor Bohr siger, at han nu var i den "fulde udviklingsfase", og at hans "dagjob" arbejdede på 7nm-processen.
Han sagde, at han var meget interesseret i EUV (ekstrem ultraviolet litografi) for dets potentiale i forbedret skalering og procesflowforenkling, men sagde, at den bare ikke var klar med hensyn til pålidelighed og fremstillbarhed. Han sagde, at hverken 14nm- eller 10nm-knudepunkterne bruger denne teknologi, skønt han ville have ønsket det. Han sagde, at Intel "ikke satsede på det" i 7 nm og kunne fremstille chips på den knude uden det, skønt han sagde, at det ville være bedre og lettere med EUV.
Bohr sagde, at en overgang til 450 mm skiver fra den 300 mm standard, som hele branchen nu bruger, ville hjælpe med at reducere omkostningerne pr. Transistorer. Han sagde imidlertid, at det koster meget at udvikle et komplet værktøjssæt og en helt ny fab og ville afhænge af, at flere store virksomheder samarbejder for at få alt dette gjort. Han sagde, at branchen ikke helt har aftalt det rigtige tidspunkt for dette, så det er flere år væk.
Alt i alt sagde han, at han endnu ikke så slutningen med skalering, og bemærkede, at Intel-forskere kiggede på forskellige løsninger i transistorer, mønstre, samtrafik og hukommelse. Han sagde, at der for nylig var en række interessante tekniske papirer om ting som III-V-enheder (ved hjælp af forskellige halvledermaterialer) og T-FET'er (tunnelfelt-effekt-transistorer), og at der "altid var noget interessant", der kom.
