Udforsk højdepunkterne i solid state-kredsløbskonferencen (udcc)

Vi har hørt meget om Moore's Law langsomhed for nylig, og selvom det ser ud til at være sandt i nogle tilfælde i andre dele af halvlederbranchen, er der løbende fremskridt. På sidste uges internationale Solid-State Circuits-konference (ISSCC) så de store chiptrendene ud til at implementere nye materialer, nye teknikker og nye ideer for at fortsætte med at skubbe transistortætheden højere og forbedre effektiviteten. Naturligvis er det ikke rigtig nyheder. Vi så dette afspejles i forhandlingerne om produktion af logiske chips på nye 7nm-processer, om oprettelse af 512 Gb 3D NAND-chips og om en række nye processorer.

Chip-designere overvejer nye strukturer og materialer til transistorer, som vist i diaset ovenfor fra TSMC. Der var også masser af diskussioner om nye værktøjer til at gøre transistorer, herunder litografiske fremskridt som EUV og instrueret selvsamling, og nye måder at pakke flere sammen sammen på.

Før jeg går i detaljer, forbliver det forbløffende for mig, hvor langt chipindustrien er kommet, og hvor gennemgribende chips er nået i vores daglige liv. Texas Instruments CTO Ahmad Bahai bemærkede i sin præsentation, at industrien i 2015 solgte i gennemsnit 109 chips til hver person på planeten. Hans foredrag fokuserede på, hvordan i stedet for markeder, der domineres af en enkelt applikation - først pc'er, derefter mobiltelefoner - er industrien nu nødt til at være mere fokuseret på "at gøre alt smartere", da forskellige slags chips finder vej ind i et enormt antal applikationer.

Branchen står dog over for store udfordringer. Antallet af virksomheder, der har råd til at bygge førende logiske fabrikationsanlæg, er krympet fra 22 i noden på 130 nm til kun fire virksomheder i dag på 16/14 nm noden (Intel, Samsung, TSMC og GlobalFoundries) med ny proces teknologi, der koster milliarder at udvikle, og nye planter koster endnu mere. I sidste uge sagde Intel, at den ville bruge 7 milliarder dollars på at udvikle 7nm til en skal af en fab, som den byggede for et par år siden i Arizona.

Der var stadig en række præsentationer om forskellige virksomheders planer om at gå til 10nm og 7nm processer.

TSMC har lanceret sin 10nm-proces, og den første annoncerede chip var Qualcomm Snapdragon 835, som snart skal ud. TSMC er muligvis længst fremme ved faktisk at kommercialisere, hvad den kalder en 7nm-proces, og på ISSCC beskrev den en funktionel 7nm SRAM-testchip. Dette vil bruge det nu standard FinFET transistorkoncept, men med nogle kredsløb teknikker til at få det til at arbejde pålideligt og effektivt i den mindre størrelse. Navnlig siger TSMC, at det vil fremstille den første version af sine 7nm-chips ved hjælp af nedsænkningslithografi, snarere end at vente på EUV som de fleste af sine konkurrenter.

Husk, at hvad hver af de store producenter kalder 7nm varierer enormt, så med hensyn til densitet er det muligt, at TSMC 7nm-processen vil svare til Intels kommende 10nm-proces.

Samsung arbejder også på 7nm, og virksomheden har gjort det klart, at det planlægger at vente på EUV. På showet talte Samsung om fordelene ved EUV-litografi såvel som de fremskridt, det har gjort med brugen af ​​teknologien.

3D NAND

Nogle af de mere interessante meddelelser dækkede 512 Gb 3D NAND-flash, og viste, hvor hurtigt NAND-flashdensitet vokser.

Western Digital (som har erhvervet SanDisk) talte om en 512 GB 3D NAND-flashenhed, som den annoncerede før showet, og forklarede, hvordan denne enhed fortsat øger densiteten for sådanne chips.

Denne særlige chip bruger 64 lag hukommelsesceller og tre-bit-pr-celle til at nå 512 GB på en matrice, der måler 132 kvadratmeter. Det er ikke så tæt som Micron / Intel 3D NAND-designet, der bruger en anden arkitektur med det perifere kredsløb under matrixen (CuA) for at nå 768 GB på en 179 kvadratmillimeter dyse, men det er et dejligt skridt fremad. WD og Toshiba sagde, at det var i stand til at forbedre pålideligheden og fremskynde læsetider med 20 procent og nå skrivehastighedshastigheder på 55 Megabyte pr. Sekund (MBps). Dette er i pilotproduktion og forventes at være i volumenproduktion i andet halvår af 2017.

For ikke at blive forældet, Samsung viste frem sin nye 64-lag 512 GB 3D NAND-chip, et år efter, at den viste en 48-lag 256 GB enhed. Virksomheden gjorde et stort punkt for at demonstrere, at selv om arealtætheden på 2D NAND-flash voksede 26 procent om året fra 2011 til 2016, har det været i stand til at øge arealtætheden for 3D NAND-flash med 50 procent om året siden introduktionen af ​​det i tre år siden.

Samsungs 512Gb-chip, der også bruger 3-bit-per-celle-teknologi, har en dyse-størrelse på 128, 5 kvadratmillimeter, hvilket gør den lidt tættere end WD / Toshiba-designet, dog ikke så godt som Micron / Intel-designet. Samsung tilbragte meget af sin snak med at beskrive, hvordan brug af tyndere lag har præsenteret udfordringer, og hvordan det har skabt nye teknikker til at tackle pålidelighed og magtudfordringer oprettet ved hjælp af disse tyndere lag. Det sagde, at læsetiden er 60 mikrosekunder (149MBps sekventiel aflæsning), og skrivegennemstrømningen er 51MBps.

Det er tydeligt, at alle tre af de store NAND flash-lejre gør en god proces, og resultatet skal være tættere og til sidst billigere hukommelse fra dem alle.

Nye forbindelser

Et af de emner, jeg har fundet mest interessant for nylig, er konceptet med en indlejret multi-die interconnect bridge (EMIB), et alternativ til andre såkaldte 2.5D-teknologier, der kombinerer flere dø i en enkelt chip-pakke, der er billigere, fordi den ikke kræver en siliciuminterposer eller gennem-silicium vias. På udstillingen talte Intel om dette, når de beskrev en 14nm 1GHz FPGA, der har en matriskstørrelse på 560mm ² omgivet af seks 20nm dyse-transceivere, der er fremstillet separat, muligvis på andre teknologier. (Dette er formodentlig Stratix 10 SoC.) Men det blev mere interessant senere i ugen, da Intel beskrev, hvordan det ville bruge denne teknik til at oprette Xeon-serverchips ved 7nm og den tredje generation af 10nm.

Processorer hos ISSCC

ISSCC så en række meddelelser om nye processorer, men snarere end chipmeddelelser var fokus på teknologien, der går ud på at faktisk få chipsene til at fungere så godt som muligt. Jeg var interesseret i at se nye detaljer for en række stærkt forventede chips.

Jeg forventer, at de nye Ryzen-chips, der bruger AMDs nye ZEN-arkitektur, sendes inden for kort tid, og AMD gav meget mere tekniske detaljer om designet af Zen-kernen og de forskellige cacher.

Dette er en 14nm FinFET-chip baseret på et grundlæggende design bestående af et kernekompleks med 4 kerner, en 2MB niveau 2 cache og 8 MB 16-vejs associativ niveau 3 cache. Virksomheden siger, at basefrekvensen for en 8-kerne, 16-tråd version vil være 3, 4 GHz eller højere, og sagde, at chippen tilbyder en forbedring på mere end 40 procent i instruktioner pr. cyklus (IPC) end det tidligere AMD-design.

Resultatet er en ny kerne, som AMD hævder er mere effektiv end Intels nuværende 14nm design, selvom vi selvfølgelig er nødt til at vente på endelige chips for at se den virkelige ydelse.

Som beskrevet tidligere vil dette først være tilgængeligt i desktopchips kendt som Summit Ridge og er beregnet til at være ude inden for uger. En serverversion, der kaldes Napoli, skulle ud i andet kvartal, og en APU med integreret grafik primært til bærbare computere forventes at komme senere på året.

IBM gav flere detaljer om Power9-chips, som de debuterede på Hot Chips, designet til avancerede servere, og nu beskrevet som "optimeret til kognitiv computing." Dette er 14nm chips, der vil være tilgængelige i versioner til begge skalaer (med 24 kerner, der kan håndtere 4 samtidige tråde) eller skalere op (med 12 kerner, der kan håndtere 8 samtidige tråde.) Chipperne understøtter CAPI (Coherent Accelerator Processor) Interface) inklusive CAPI 2.0 ved hjælp af PCIe Gen 4-links ved 16 gigabits pr. Sekund (Gbps); og OpenCAPI 3.0, designet til at arbejde op til 25 Gbps. Derudover fungerer det med NVLink 2.0 til forbindelser til Nvidias GPU-acceleratorer.

MediaTek gav et overblik over sin kommende Helio X30, en 2, 8 GHz 10-core mobilprocessor, der blev bemærket for at være virksomhedens første til at blive produceret på en 10nm-proces (formodentlig på TSMC).

Dette er interessant, fordi det har tre forskellige kernekomplekser: den første har to ARM Cortex-A73-kerner, der kører ved 2, 8 GHz, designet til hurtigt at håndtere tunge opgaver; den anden har fire 2, 5 GHz A53-kerner, designet til mest typiske opgaver; og den tredje har fire 2, 0 GHz A35-kerner, der bruges, når telefonen er inaktiv eller til meget lette opgaver. MediaTek siger, at A53-klyngen med lav effekt er 40 procent mere strømeffektiv end den høje effekt A73-klynge, og at den ultra-lave effekt A35-klynge er 44 procent mere strømeffektiv end laveffektklyngen.

På udstillingen var der en masse akademiske artikler om emner som chips specielt designet til maskinlæring. Jeg er sikker på, at vi vil se meget mere vægt på dette fremover, fra GPU'er til passivt parallelle processorer designet til at håndtere 8-bit computing, til neuromorfe chips og brugerdefinerede ASIC'er. Det er et begyndende felt, men et, der får en utrolig mængde opmærksomhed lige nu.

Endnu længere ude kan den største udfordring være at flytte til kvantecomputering, hvilket er en helt anden måde at udføre computing på. Mens vi ser flere investeringer, ser det stadig langt fra at blive en mainstream-teknologi.

I mellemtiden kan vi dog se frem til en masse seje nye chips.

Michael J. Miller er Chief Information Officer hos Ziff Brothers Investments, et privat investeringsselskab. Miller, der var chefredaktør for PC Magazine fra 1991 til 2005, forfatter denne blog til PCMag.com for at dele sine tanker om pc-relaterede produkter. Ingen investeringsrådgivning tilbydes i denne blog. Alle pligter fraskrives. Miller arbejder separat for et privat investeringsselskab, der til enhver tid kan investere i virksomheder, hvis produkter er omtalt i denne blog, og der afsløres ikke nogen værdipapirtransaktioner.