Hvad er det næste til serverchips?

På denne uges Hot Chips-konference handlede de mest interessante meddelelser om avancerede processorer. Disse er designet til store Unix-baserede systemer, men de viser, hvor meget strøm dagens high-end chips kan levere. De er ikke den slags systemer, som de fleste af os kører i vores corporate serverracks, eller som du ser i store skala-out datacentre, men snarere er dem, der kører missionskritiske applikationer i store virksomheder, eller måske i høj- performance computing situationer.

Hvert år er Hot Chips det sted, hvor sådanne chips får detaljerede introduktioner. Sidste år så vi IBM's Power 7+ og zNext, Fujitsu's SPARC64 X og Oracle's SPARC T5, og i år lærte vi flere detaljer om z-serien, Oracle's SPARC M6, såvel som efterfølgere i IBM Power og Fujitsu SPARC X-serien.

Den mest fascinerende af disse var IBM's Power8, der vil have 12 kerner, der hver er i stand til at køre op til otte tråde, med 512KB SRAM Level 2-cache pr. Kerne (6 MB samlet L2) og 96MB delt indlejret DRAM som en niveau 3-cache. Til dels er det, der gør systemet så usædvanligt, en ny hukommelsesbufferchip kaldet Centaur, som indeholder 16MB indlejret DRAM i en L4-cache og en hukommelseskontroller. Hver Power8-chip kan oprette forbindelse til otte af disse (for i alt 96 MB integreret DRAM L4 off-chip). Bemærk, at hver Centaur også har fire højhastigheds-DDR-porte til en samlet hukommelseskapacitet på 1 TB pr. Stik.

Power8 vil være en stor chip på 650 mm ^2- chip, produceret på IBMs 22nm SOI-proces. (Det i sig selv er bemærkelsesværdigt, da IBM muligvis er den eneste virksomhed, der kommercialiserer denne proces.) Sammenlignet med den forrige generation Power 7+, der blev fremstillet på en 32 nm SOI-proces, skulle Power8 have mere end dobbelt hukommelsesbåndbredde ved 230 GBps. IBM siger, at hver kerne skal have 1, 6 gange Power7's ydeevne på enkeltrådede applikationer og to gange SMT (symmetrisk flertrådet) ydelse.

IBM er flyttet fra en proprietær grænseflade til support til PCIe Gen 3 med sin egen Coherence Attach Processor Interface (CAPI), hvilket tillader, at acceleratorer som FPGA'er (fuldt programmerbare gate-arrays, brugt til at fremskynde specifikke applikationer) har fuld hardware-cache-sammenhæng. Og det har sagt, at det vil licensere kernerne som en del af det for nylig annoncerede Open Power Consortium.

Virksomheden sagde, at dets traditionelle kunder for Power Systems har været banker, finansielle kunder og store detailhandlere, men talte om at arbejde for at udvide anvendelserne til at omfatte big data og analyse. IBM har endnu ikke annonceret produkttilgængelighed, men i samtalen sagde det, at det har "et laboratorium fuld af systemer."

IBM gav også flere detaljer om sit zEC12-processorsubsystem, der blev forhåndsvisning af sidste år som "zNext." Systemarkitekturen, der er designet til brug i z-seriens mainframes, inkluderer op til seks centrale processor (CP) -chips, der er forbundet til en systemcontroller (SC), alle kombineret på et multi-chip modul for at skabe en node til system. (Hvert system kan have flere noder.) Hver CP har seks 5, 5 GHz-kerner, hver med sin egen L1- og L2-cache, og 48MB delt eDRAM L3-cache for i alt 2, 75 milliarder transistorer på en matrice, der måler 598 mm ², produceret på 32 nm SOI. SC har 192 MB delt L4 eDRAM plus grænsefladerne til de seks CP og bruger 3, 3 milliarder transistorer på en matrice, der måler 526 mm ², også produceret på 32 nm SOI.

Virksomheden sagde, at denne chip er optimeret til stærkt virtualiserede miljøer, store arbejdsmængder med enkeltbilleder og høj datadeling på tværs af processorer. IBM bemærkede, at mainframes stadig er hjertet i de fleste ATM-, kreditkort- og store købmandssystemer.

For Unix-systemer står Power typisk over for Intels Itanium, som ikke var repræsenteret på dette års show, og mod SPARC-baserede design fra Oracle (baseret på Sun-erhvervelsen) og Fujitsu.

Oracle forhåndsvisede sin SPARC M6, der bruger den samme S3-kerne som den forrige M5, som var et seks-core / 48-gevind design med op til 32 stikkontakter, men skal skaleres op til større designs. M6 har 12 kerner / 96 tråde med 48 MB L3-cache og er designet til at skalere op til 96 stikkontakter ved hjælp af en chip kaldet Bixby, der fungerer som en brochip for bedre at muliggøre hukommelseskoherens mellem flere sockets. (Ved "limfri" skalering kan den skalere op til otte stikkontakter uden et specielt skib.) F.eks. Inkluderer et nuværende M5-32-system 32 M5 SPARC-processorer og 12 Bixby-chips. M6, som har 4, 27 milliarder transistorer, vil også blive fremstillet på en relativt standard 28nm CMOS-proces.

Oracle sagde, at M6 var indstillet til Oracle's software, inklusive dens grundlæggende software og databasestak, såvel som hukommelsesdatabaser og applikationer.

Fujitsu viste frem sin SPARC64X +, dens efterfølger til SPARC64 X. Igen ser dette heller ikke ud til at være en enorm ændring; ligesom sin forgænger har den 16 kerner med to tråde hver og 24MB delt niveau 2 cache og har omkring tre milliarder transistorer på en matrice, der måler omkring 600 mm ². Men det tilbyder højere ydelse, op til 3, 5 GHz og meget højere ydelse, når Fujitsu hævder 448 gigaflops og 102 GBps hukommelsesgeneration. Det skalerer op til 64 stikkontakter ved hjælp af byggeblokke på fire CPU'er og to tværstangschips (som det kaldes XB'er). Hver stik kan understøtte op til 1 TB DRAM. En stor ændring er, at sammenkoblingen mellem chips nu er meget hurtigere.

Fujitsu opfordrede også til, hvad den beskrev som "software på chip" -motorer designet til at fremskynde specifikke applikationer, herunder kryptering, decimalnummerbiblioteker og databasebehandling.

Både Fujitsu og Sun talte om de mange års erfaring, de havde med at designe SPARC-chips og lovede yderligere forbedringer fremover.

Alle disse processorer er rettet mod relativt små skiver på servermarkedet. Men tænk på den underliggende teknologi: support til 64 eller 96-stik, med en terabyte hukommelse pr. Stik, med ting som indlejret DRAM, hurtigere sammenkoblinger og bedre sammenhæng. Det hele er temmelig forbløffende og utroligt magtfuldt.