Udfordringer til spåntagning står over for Moore's lov

Hvert par år er der historier om, hvordan Moores lov - begrebet om, at antallet af transistorer i et givet område fordobles hvert andet år - er ved at dø. Sådanne historier har eksisteret i årtier, men vi fortsætter med at se nye chips med flere transistorer hvert par år, temmelig meget efter planen.

For eksempel introducerede Intel i februar en 4, 3-milliarders transistorchip kaldet Xeon E7v2 eller Ivytown på en 541 kvadratmillimeter dyse ved hjælp af sin 22nm-proces. For et årti siden var Intels high-end Xeon, kendt som Gallatin, en chip på 130 nm med 82 millioner transistorer på en 555 kvadratmeter. Det følger ikke helt med en fordobling hvert andet år, men det er tæt.

Naturligvis betyder det ikke, at det vil fortsætte med at arbejde for evigt, og faktisk fremstiller chipfremstilling nogle store ændringer, der påvirker både fremstilling og design af chips, og alt dette vil have varige konsekvenser for brugerne.

Det er tydeligt, at det har været klart i lang tid, at urets hastigheder ikke bliver hurtigere. Når alt kommer til alt introducerede Intel Pentium-chips i 2004, der kørte på 3, 6 GHz; i dag kører virksomhedens top-end Core i7 ved 3, 5 GHz med en maksimal turbohastighed på 3, 9 GHz. (Selvfølgelig er der nogle mennesker, der overklokkerer, men det har altid været tilfældet.)

I stedet reagerede designere ved at tilføje flere kerner til chipsene og ved at øge effektiviteten af ​​hver enkelt kerne. I dag er selv den laveste ende, du kan få til en desktop eller bærbar computer, en dual-core-chip, og quad-core-versioner er almindelige. Selv i telefoner ser vi nu en masse quad-core og endda octa-core dele.

Det er fantastisk til at køre flere applikationer på samme tid (multi-tasking) eller til applikationer, der virkelig kan drage fordel af flere kerner og tråde, men de fleste applikationer gør det stadig ikke. Udviklere - især dem, der opretter udviklerværktøjer - har brugt en masse tid på at få deres applikationer til at fungere bedre med flere kerner, men der er stadig en masse applikationer, der mest afhænger af enkelttrådede ydelser.

Derudover lægger processorudviklere meget mere grafiske kerner og andre specialiserede kerner (såsom dem, der koder eller dekoder video, eller krypterer eller dekrypterer data) i en applikationsprocessor, i hvad meget af branchen har kaldt heterogen behandling. AMD, Qualcomm og MediaTek har alle skubbet på dette koncept, der giver meget mening for nogle ting. Det hjælper bestemt med integration - gør chips mindre og mindre magt-sulten; og ser ud til at være perfekt fornuftigt i mobile processorer - såsom den store.LITTLE-tilgang, som ARM har taget, hvor den kombinerer mere magtfulde, men mere magt-sultne kerner med dem, der kun tager lidt strøm. For mange af os er det en stor ting at få chips, der bruger mindre strøm til den samme ydelse - og derfor mobile enheder, der går længere med at oplade batteriet.

Brugen af ​​et enormt antal kerner - hvad enten grafiske kerner eller specialiserede x86-kerner - har bestemt en enorm indflydelse på højtydende computere, hvor ting som Nvidias Tesla-tavler eller Intels Xeon Phi (Knight's Corner) har en enorm indvirkning. Faktisk bruger de fleste af de bedste supercomputere i dag en af ​​disse tilgange. Men det fungerer stadig kun til bestemte former for anvendelser, primært til applikationer primært til applikationer, der bruger SIMD (enkelt instruktion, flere data) kommandoer. For andre ting fungerer denne tilgang ikke.

Og det er ikke kun, at de chips, der ikke kan køre hurtigere. På fremstillingssiden er der andre hindringer for at sætte flere transistorer på en matrice. I det sidste årti har vi set alle mulige nye teknikker til chipfremstilling, der bevæger sig fra den traditionelle blanding af silicium, ilt og aluminium mod nye teknikker som "anstrengt silicium" (hvor ingeniører strækker ud siliciumatomer) og erstatter porte med høj-K / metalportmaterialer, og senest bevæger sig fra traditionelle plane porte mod 3D-porte, kendt som FinFET'er eller "TriGate" i Intel parlance. De første to teknikker bruges nu af alle de avancerede chipproducenter med støberierne, der planlægger at introducere FinFET'er i det næste år eller deromkring efter Intels introduktion i 2012.

Et alternativ kaldes FD-SOI (fuldt udtømt silicium-på-isolator), en teknik, som især ST Microelectronics har skubbet til, som bruger et tyndt isolerende lag mellem siliciumsubstratet og kanalen for at give bedre elektrisk kontrol af små transistorer i teori, der leverer bedre ydelse og lavere effekt. Men indtil videre ser det ikke ud til at have næsten momentum fra de store producenter, som FinFET'er har.

På det seneste har Intel gjort en stor del af, hvor langt der er fremad med chipfremstilling, og faktisk begyndte det at sende volumenproduktion af sine Core-mikroprocessorer på sin 22nm-proces med TriGate-teknologi for omkring to år siden og planlægger at sende 14nm produkter i anden halvdel i år. I mellemtiden planlægger de store chipstøberier 20 nm produktion i volumen senere på året ved hjælp af traditionelle plane transistorer, med 14 eller 16 nm produkter med FinFET'er beregnet til næste år.

Intel har vist frem lysbilleder, der viser, hvor langt der er på chiptætheden, som denne fra sin analytikerdag:

Men støberierne er uenige. Her er et lysbillede fra TSMCs seneste investoropkald og siger, at det kan lukke kløften næste år.

Det er klart, det er kun tiden, der viser sig.

I mellemtiden er det sværere at få mindre formstørrelser med de traditionelle litografiske værktøjer, der bruges til at æde linierne i siliciumchippen. Nedsænkningslithografi, som industrien har brugt i årevis, har nået sin grænse, så sælgere vender sig nu til "dobbelt mønstring" eller endnu flere pass for at få finere dimensioner. Selvom vi har set en smule fremskridt i det seneste, forbliver det længe ventede skridt mod ekstrem ultraviolet (EUV) litografi, som skulle tilbyde finere kontrol, mange år væk.

Ting som FinFETs og flere mønstre hjælper med at fremstille den næste generation af chips, men til stigende omkostninger. Faktisk siger en række analytikere, at omkostningen pr. Transistor for produktion ved 20 nm muligvis ikke er en forbedring i forhold til omkostningerne ved 28 nm, på grund af behovet for dobbelt mønstring. Og nye strukturer som FinFET'er vil sandsynligvis også være dyrere, i det mindste i begyndelsen.

Som et resultat ser mange chipmakere på endnu mere eksotiske metoder til at forbedre densiteten, selvom traditionelle Moore's Law-teknikker ikke fungerer.

NAND flash-hukommelse bruger den mest avancerede procesteknologi, så den allerede løber ind i alvorlige problemer med konventionel vandret skalering. Løsningen er at skabe lodrette NAND-strenge. De enkelte hukommelsesceller bliver ikke mindre, men fordi du kan stable så mange oven på hinanden - alle på det samme underlag - får du meget større densitet i det samme fodaftryk. F.eks. Ville en 16-lags 3D NAND-chip, der er fremstillet ved en 40nm-proces, omtrent svare til en konventionel 2D NAND-chip, der er fremstillet på en 10nm-proces (den mest avancerede proces, der er i brug nu, er 16nm). Samsung siger, at den allerede fremstiller sin V-NAND (Vertical-NAND), og Toshiba og SanDisk følger med, hvad de kalder p-BiCS. Micron og SK Hynix udvikler også 3D NAND, men ser ud til at være fokuseret på standard 2D NAND i de næste par år.

Bemærk, at dette ikke er det samme som 3D-chipstabling. DRAM-hukommelse rammer også en skaleringsvæg, men den har en anden arkitektur, der kræver en transistor og en kondensator i hver celle. Løsningen her er at stable flere fabrikerede DRAM-hukommelseschips oven på hinanden, bore huller gennem underlagene og derefter forbinde dem ved hjælp af en teknologi kaldet gennem-silicium-vias (TSV'er). Slutresultatet er det samme - højere tæthed i et mindre fodaftryk - men det er mere en avanceret emballageproces end en ny fremstillingsproces. Branchen planlægger at bruge den samme teknik til at stakke hukommelsen oven på logikken, ikke kun til at trimme fodaftrykket, men også for at forbedre ydeevnen og reducere strømmen. En løsning, der har fået megen opmærksomhed, er Microns Hybrid Memory Cube. Til sidst kunne 3D-chipstapling bruges til at skabe kraftfulde mobile chips, der kombinerer CPU'er, hukommelse, sensorer og andre komponenter i en enkelt pakke, men der er stadig mange problemer at løse med fremstilling, test og drift af disse såkaldte heterogene 3D-stakke.

Men det er den næste generation af teknikker, som chipproducenterne har talt om, der virker meget mere eksotiske. På chipkonferencer hører du meget om Directed Self Assembly (DSA), hvor nye materialer faktisk samler sig i det grundlæggende transistormønster - i det mindste for et lag af en chip. Det lyder lidt som science fiction, men jeg kender en række forskere, der mener, at dette virkelig ikke er langt væk overhovedet.

I mellemtiden ser andre forskere på en klasse af nye materialer - kendt som III-V halvledere i mere traditionelle fremstillingsformer; mens andre ser på forskellige halvlederstrukturer for at supplere eller erstatte FinFET'er, f.eks. nanotråde.

En anden metode til at reducere omkostninger er at fremstille transistorer på en større skive. Branchen har gennemgået sådanne overgange, før de flyttede fra 200 mm skiver til 300 mm skiver (ca. 12 tommer i diameter) for cirka et årti. Nu er der meget snak om at flytte til 450 mm skiver, hvor de fleste af de store producenter af skiver og værktøjsleverandører skaber et konsortium til at se på de nødvendige teknologier. En sådan overgang skal reducere produktionsomkostningerne, men vil medføre høje kapitalomkostninger, da det kræver nye fabrikker og en ny generation af chipfremstillingsværktøjer. Intel har et anlæg i Arizona, der kan være i stand til 450 mm produktion, men har forsinket bestilling af værktøjerne, og mange af værktøjsleverandørerne udsætter også deres tilbud, hvilket gør det sandsynligt, at den første virkelige produktion af 450 mm skiver ikke vil være før 2019 eller 2020 tidligst.

Det ser ud til at blive sværere og dyrere. Men det har været tilfældet for fremstilling af halvledere siden begyndelsen. Det store spørgsmål er altid, om forbedringerne i ydeevne og den ekstra tæthed vil være værd at de ekstra omkostninger i fremstillingen.

ISSCC: Udvidelse af Moore's Law

Hvordan man udvider Moore's Law var et stort emne på sidste måneds International Solid State Circuits-konference (ISSCC). Mark Horowitz, professor i Stanford University og grundlægger af Rambus, bemærkede, at grunden til, at vi har computing i alt i dag, er, at computing blev billig på grund af Moore's Law og Dennards regler for skalering. Dette har ført til forventninger om, at computerenheder bliver stadig billigere, mindre og mere magtfulde. (Stanford har plottet processorenes ydeevne over tid på cpudb.stanford.edu).

Men han bemærkede, at mikroprocessorernes urfrekvens ophørte med at skalere omkring 2005, fordi strømtætheden blev et problem. Ingeniører har en reel effektgrænse - fordi de ikke kunne gøre chipsene varmere, så nu er alle computersystemer strømbegrænsede. Som han bemærkede, ændrer kraftskaleringen - strømforsyningsspændingen - meget langsomt.

Industriens første tilbøjelighed til at løse dette problem er at ændre teknologi. ”Desværre er jeg ikke optimistisk over, at vi finder en teknologi, der skal erstatte CMOS til computing, ” sagde han, både for tekniske og økonomiske problemer. Den eneste måde at få operationerne pr. Sekund til at stige, er derfor at reducere energien pr. Operation, sagde han, hvilket antyder, at det er grunden til, at alle har multi-core-processorer i dag, også i deres mobiltelefoner. Men problemet er, at du ikke kan fortsætte med at tilføje kerner, fordi du hurtigt rammer et punkt med formindsket afkast med hensyn til ydelsesenergi og dø-område. CPU-designere har kendt til dette i nogen tid og har optimeret CPU'er i lang tid.

Horowitz sagde, at vi ikke skulle glemme den energi, der bruges i hukommelsen. I sin præsentation viste han energiforbruget til en nuværende, uidentificeret 8-core-processor, hvor CPU-kernerne brugte ca. 50 procent af energien og on-die-hukommelsen (L1, L2 og L3-cachen) brugte de andre 50 procent. Dette inkluderer ikke engang den eksterne DRAM-systemhukommelse, som kan ende med at udgøre 25 procent af mere af det samlede system energiforbrug.

Mange mennesker taler om at bruge specialiseret hardware (såsom ASIC'er), som kan være tusind gange bedre med hensyn til energi pr. Operation sammenlignet med en generel CPU. Men som Horowitz bemærkede, kommer effektiviteten her delvis, fordi den bruges til specifikke applikationer (såsom modembehandling, billedbehandling, videokomprimering og dekomprimering), der stort set ikke får adgang til hukommelsen meget. Derfor hjælper det så meget med energi - det handler ikke så meget om hardware, det handler om at flytte algoritmen til et meget mere begrænset rum.

Den dårlige nyhed er, at dette betyder, at de applikationer, du kan oprette, er begrænset. Den gode nyhed er, at du muligvis kan bygge en mere generel motor, der kan håndtere disse slags applikationer med "høj lokalitet", hvilket betyder, at de ikke behøver adgang til hukommelse. Han refererer til dette som den meget lokale beregningsmodel og "stencil-applikationer", der kan køre på den. Dette kræver naturligvis en ny programmeringsmodel. Stanford har udviklet et domænespecifikt sprog, en compiler, der kan bygge disse stencil-applikationer og køre dem på FPGA'er og ASIC'er.

Også på ISSCC-konferencen sagde Ming-Kai Tsai, formand og administrerende direktør for MediaTek, at folk har spurgt siden de tidlige 1990'ere, hvor længe Moore's lov faktisk vil vare. Men som Gordon Moore sagde på ISSCC i 2003, "Ingen eksponentiel er for evigt. Men vi kan udsætte det for evigt." Branchen har gjort et godt stykke arbejde med at opretholde Moore's lov mere eller mindre, sagde han. Transistoromkostningerne har fortsat sin historiske tilbagegang. For prisen på 100 gram ris (ca. 10 cent) kunne du kun købe 100 transistorer i 1980, men i 2013 kunne du købe 5 millioner transistorer.

Tsai sagde, at mobile enheder har ramt et loft, fordi processorer ikke kan køre effektivt i hastigheder over 3 GHz, og fordi batteriteknologien ikke er forbedret meget. MediaTek har arbejdet med dette problem ved at bruge multicore CPU'er og heterogen multiprocessing (HMP). Han sagde, at virksomheden introducerede den første ægte 8-core HMP-processor i 2013, og tidligere i denne uge annoncerede det en 4-core-processor, der bruger sin PTP (Performance, Thermal and Power) -teknologi til yderligere at øge ydelsen og reducere strømmen. Han talte også om de hurtige fremskridt inden for forbindelse. Mange mobile applikationer, der tidligere var umulige, er nu levedygtige på grund af disse forbedringer i WLAN- og WWAN-netværk, sagde han.

MediaTek arbejder på forskellige teknologier til "Cloud 2.0" inklusive trådløse opladningsløsninger, "Aster" SoC til bærbare (måler kun 5, 4x6, 6 millimeter) og heterogene systemer som en del af HSA Foundation, sagde han. Cloud 2.0, ifølge Tsai, vil være kendetegnet ved mange flere enheder - især bærbare - med meget flere radioer; mere end 100 radioer pr. person inden 2030.

De store udfordringer for Cloud 2.0 vil være energi og båndbredde, sagde Tsai. Den første kræver innovative integrerede systemer, hardware og softwareløsninger; bedre batteriteknologi; og en form for energi høst. Den anden vil kræve en mere effektiv brug af tilgængeligt spektrum, adaptive netværk og mere pålidelig forbindelse.

Uanset hvad der sker med chipfremstilling, er det helt sikkert at føre til nye applikationer og nye beslutninger, som chipmakere, produktdesignere og i sidste ende slutbrugere vil stå over for.